Vivado Design

Hướng dẫn sử dụng Vivado cơ bản (P2)

Hướng dẫn sử dụng Vivado cơ bản (P2)

Sau khi cài đặt, bạn có vài Tool đi kèm Vivado  ví dụ như, SDK, Vivado HLS, DocNav, System Generator… Ở hướng dẫn này, các bạn sẽ thao tác với Vivado để xem dạng cấu trúc sơ đồ khối của Verilog code.

 

Dể tham khảo cách tải và cài đặt Vivado, các bạn xem tại đây.

 

 

Mở Vivado và tạo dự án:

Đầu tiên, mở ứng dụng Vivado bằng cách nhấn đúp chuột vào biểu tượng Vivado.

 

Để tạo dự án mới trên Vivado, các bạn làm như sau:

1 - Chọn File để mở menu chương trình.

2 - Chọn New Project để tạo dự án mới.

 

Cửa sổ mới xuất hiện. Bấm Next.

 

 

Trên cửa sổ dự án mới, các bạn xác định các thông tin như sau:

1 – Đặt tên cho dự án

2 – Chọn thư mục lưu dự án

3 – Tích chọn vào ô Create project subdirectory ( những thư mục của dự án sẽ tạo bên trong thư mục này )

4 – Bấm Next

 

Chọn loại dự án.

1 – Tích chọn ô RTL Project nếu bạn viết code bằng Verilog

2 – Nếu đã có file sẵn và muốn khai báo thì bạn chọn ô này. Nếu muốn thêm file code sau này thì không cần tích chọn.

3 – Bấm Next

 

 

Cửa sổ tiếp theo là Add source. Chúng ta xác định một vài tùy chọn sau đây:

1 – Bấm vào dấu này sẽ ra các tùy chọn như các nút bấm trên dòng số 2

2 – Thêm file code có sẵn – Thêm thư mục – Tạo file code mới

3 – Loại ngôn ngữ bạn muốn dùng. Có 2 loại là Verilog hoặc VHDL

4 – Tùy chọn cho simulator của Vivado. Gồm 3 loại là: VHDL, VerilogMixed ( Mixed là dành cho module nào có cả VHDL lẫn Verilog code )

5 – Sau khi chọn file v.v, bấm Next

 

 

Bước xác định file constraint cho design.

Bước này tạm thời bỏ qua nếu bạn chỉ muốn kiểm tra syntax code và chạy simulation. Bấm Next.

 

 

Cửa sổ tiếp theo được dành cho việc chọn loại board/FPGA chip mà bạn nhắm đến.

Mỗi loại Board và chip có số lượng “tài nguyên” tương ứng. Các dự án trong khóa Basic có khối lượng cổng rất thấp, cho nên chọn loại nào cũng được. Tuy nhiên, nếu chọn loại có resource lớn quá hoặc phức tạp quá sẽ làm cho thời gian chạy (runtime ) của dự án lâu hơn. Do đó, các bạn có thể chọn mặc định.

1 – Chọn theo Chip FPGA hoặc Board.

2 – Xác định chip hoặc board theo các thông số, mục đích và các dạng đóng gói.

3 – Đối tượng đang được chọn được highlight màu xanh và các thông số tài nguyên đi kèm.

4 – Bấm Next sau khi chọn xong.

 

 

Cửa sổ tiếp theo là thông tin chung của dự án cho đến thời điểm hiện tại.

Nếu bạn thấy ổn, bấm Finish để hoàn tất. Nếu không, bấm Back để quay lại các bước trước đó để điều chỉnh.

 

 

Vivado bắt đầu khởi tạo cho dự án:

 

Nếu bạn đã thêm file Verilog code vào thì nó sẽ hiển thị ở (1). Ở mục RTL ANALYSIS, bấm Open Elaborated Design.

 

Phần này được mở rộng và các bạn bấm vào Dòng Schematic để coi cấu trúc của Design ở mức RTL. Dạng schematic này giống với Block Diagram ban đầu mà các bạn đã vẽ kèm với dạng sóng của Design.

Đến đây, các bạn đã có thể xem được cấu trúc RTL mà mình viết trên Vivado.

 

Nếu có thắc mắc, các bạn đừng ngại để lại comment bên dưới nhé ! Cảm ơn các bạn đã đọc.